(19)中华 人民共和国 国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202111382921.5 (22)申请日 2021.11.22 (71)申请人 北京计算机技 术及应用研究所 地址 100854 北京市海淀区永定路51号 (72)发明人 樊周华　吕志武　张浩　 (74)专利代理 机构 中国兵器 工业集团公司专利 中心 11011 代理人 刘瑞东 (51)Int.Cl. H04L 67/01(2022.01) H04L 69/00(2022.01) H04L 69/22(2022.01) H04L 9/40(2022.01) (54)发明名称 一种HDLC通用IP软核 (57)摘要 本发明涉及一种HDLC通用IP软核， 属于嵌入 式领域。 本发明IP软核配合处理器协同工作,将 时钟抖动和偏移较大的门控时钟改进为时钟使 能， 减少IP软核对全局时钟资源的依赖， 同时减 少门控时钟导致的时序不稳问题； 该IP软核 通过 静态传递参数可配置使用模式及监控模式， 兼顾 功能多样性和资源合理性要 求； 该IP软核预留逻 辑层接口支持处理器软件动态配置功能； 处理器 软件可配置波特率、 中断使能模式、 同步字个数 及空闲位个数等； 可以对用户字段的通信协议进 行自定义， 保证传输协议的灵活性。 用户仅需要 在可视化界面进行简单配置， 便可成功移植到自 己设计中， 同时还提供数据加密功能。 本发明的 IP软核通用性强， 适应大多数 型号。 权利要求书2页 说明书5页 附图2页 CN 114143296 A 2022.03.04 CN 114143296 A 1.一种HDLC通用IP软核， 其特征在于， 该IP软核包括总线接口、 发送监控模块、 接收监 控模块、 逻辑控制模块、 发送缓存、 接收缓存和HDLC协议核心； 总线接口： 解析用户的使用意图， 对IP软核 进行配置； 发送/接收监控模块： 连接HDLC协议核心和总线接口， 用户根据硬件芯片资源实际使用 情况对两个监控模块进行不使能、 部分使能或全使能； 在排故模式下监控模块对逻辑控制 模块的重要状态机和配置寄存器进行监控， 辅助用户排故； 逻辑控制模块： 连接HDLC协议核心和总线接口， 该模块拥有发送和接收两个核心状态 机， 两个核心状态机分别控制发送和接收两条通信链路的正常工作， 维持IP软核的运作； 发送/接收缓存： 连接HDLC协议核心和总线接口， 该模块处理总线接口和协议核心时钟 不同步的问题， 并缓存发送/ 接收的用户数据； HDLC协议核心： 该模块为数据链路的核心组帧编解码模块， 实现HDLC协议的组帧发送 和接收解析。 2.如权利 要求1所述的HDLC通用IP软核， 其特征在于， 该IP软核应用于飞行器内载嵌入 式计算机的FPGA或ASIC上。 3.如权利要求1所述的HDLC通用IP软核， 其特征在于， IP软核对外有两类接口， 分别为 逻辑层接口和物理层接口； 逻辑层接口连接到处理器， 用于动态配置功能； 物理层接口作为 协议对外 接口直连输出或匹配用户硬件转换为 其他电气协议接口。 4.如权利 要求3所述的HDLC通用IP软核， 其特征在于， 逻辑控制模块将时钟抖动和 偏移 较大的门控时钟改进为时钟使能， 为 其他模块提供时钟。 5.如权利 要求3所述的HDLC通用IP软核， 其特征在于， 逻辑控制模块还接收总线接口收 到的动态配置信息， 将配置信息处理后提供给HDLC协议核心， 使得外部处理器软件可配置 波特率、 中断使能模式、 同步字个数及空 闲位个数。 6.如权利 要求3‑5任一项所述的HDLC通用IP软核， 其特征在于， 该IP软核进行图形可视 化封装,即将该IP软核封装形成用户友好型操作界面。 7.如权利要求6所述的HDLC通用IP软核， 其特征在于， 在封装IP软核的同时， 对IP软核 的数据进行IE EE‑1735V2加密， 加密覆盖面包括从HDL设计入口到BIT流 生成的整个流 程。 8.如权利 要求3‑5任一项所述的HDLC通用IP软核， 其特征在于， 该IP软核在提供给用户 时提供逻辑层接口时序文件和例子 工程。 9.如权利 要求3‑5任一项所述的HDLC通用IP软核， 其特征在于， 发送数据时用户通过逻 辑层接口和IP软核的总线接口进行交互； 将用户发送数据写入发送缓存， 将动态配置信息 与启动发送命令写入逻辑控制模块； 逻辑控制模块根据启动发送命令控制内部发送状态机 并根据协议核心时序将发送缓存中的用户数据传输给HDLC协议核心； HDLC协 议核心的发送 模块进行组帧编码， 最终通过物理层tx接口输出。 10.如权利 要求3‑5任一项所述的HDLC通用IP软核， 其特征在于， 接收数据时， 用户通过 逻辑层接口和IP软核的总线接口进 行交互； 将动态配置信息与启动接收命令写入逻辑控制 模块； 逻辑控制模块根据启动接收命令 打开接收状态机； 并使能协 议核心的接收模块； 对接 设备通过物理层接口的rx接口将数据流送入HDLC协 议核心， 协 议核心的接收模块进 行一帧 数据接收并解析， 将用户接收数据传给接收缓存模块； 并将接收状态反馈给逻辑控制模块； 逻辑控制模块根据接收状态产生中断； 用户通过逻辑层接口和IP软核的总线接口进行交权　利　要　求　书 1/2 页 2 CN 114143296 A 2互， 最终读取用户接收数据和接收状态信息 。权　利　要　求　书 2/2 页 3 CN 114143296 A 3