(19)中华 人民共和国 国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202111617478.5 (22)申请日 2021.12.28 (71)申请人 山东华芯半导体有限公司 地址 250101 山东省济南市高新区经十东 路汉峪金谷A 2-3第16层16 01室 (72)发明人 秦法林　姜向阳　张忠国　王晓玉　 (74)专利代理 机构 济南泉城专利商标事务所 37218 代理人 赵玉凤 (51)Int.Cl. G06F 21/60(2013.01) G06F 21/64(2013.01) (54)发明名称 一种基于 FSMC和AXI总线的数据隔离加密系 统 (57)摘要 本发明公开一种基于FSMC和AXI总线的数据 隔离加密系统， 包括STM32、 转换模块、 DBram模 块、 Bram Controller模块、 SMX模块和ZYNQ  CPU 模块， STM32通过FSMC接口与转换模块相连， 转换 模块与DBram模块相连， DBram模块的另一端与 Bram Controller模块， Bram  Controll er模块用 于控制访问时序， Bram  Controller模 块通过AXI 总线连接至SM X模块的AXIM接口， SM X模块的AXIS 接口通过AXI总线连接至ZYNQ  CPU模块， SM X模块 对数据进行加密并将加密后的数据传输至ZYNQ   CPU模块。 本发明保证数据明文密文物理隔离可 保证大批量数据传输中较高吞吐量并且难以监 听， 从而实现高安全、 高性能、 可移植的数据隔离 加密方法。 权利要求书1页 说明书4页 附图3页 CN 114329543 A 2022.04.12 CN 114329543 A 1.一种基于FSMC和AXI总线的数据隔离加密系统， 其特征在于： 包括STM32、 转换模块、 DBram模块、 B ram Controller模 块、 SMX模块和ZYNQ  CPU模块， STM32通过FSMC接口与转换模 块相连， 转换模块与DBram模块相连， 转换模块将STM32发送的数据转换成Bram时序并存入 DBram模块， DBram模块的另一端与Bram  Controller模块， Bram  Controller模块用于控制 访问时序， Bram  Controller模块通过AXI总线连接至SMX模块的AXIM接口， SMX模块的AXIS 接口通过AXI总线 连接至ZYNQ  CPU模块， SMX模块对 数据进行加密并将加密后的数据传输至 ZYNQ CPU模块。 2.根据权利要求1所述的基于FSMC和AXI总线的数据隔离加密系统， 其特征在于： SMX模 块具有寄存器配置接口， 寄存器配置接口通过Bram  Controller模块连接ZYNQ  CPU模块相 连， 该Bram Controller模块将SM X的配置寄存器模拟为B ram来进行配置， Bram  Controller 作为AXI Slave设备 连接到AXI总线上由ZYN Q CPU控制。 3.根据权利要求1所述的基于FSMC和AXI总线的数据隔离加密系统， 其特征在于： 将 FSMC与DBram的数据总线在Layout阶段布局到中间层。 4.根据权利要求1所述的基于FSMC和AXI总线 的数据隔离加密系 统， 其特征在于： 设有 多个控制信号 来标识数据状态， 采用电平信号控制数据通讯过程。 5.根据权利要求4所述的基于FSMC和AXI总线 的数据隔离加密系 统， 其特征在于： 控制 信号包括加密标识、 解密标识、 数据完成标识、 数据忙标识， 数据传输由FSMC端发起， ZYNQ   CPU被动接受数据， FSMC端配置数据通讯模式和状态， ZYNQ  CPU根据FSMC端控制信号的状态 来对SMX模块寄存器进行设置 。 6.根据权利要求1所述的基于FSMC和AXI总线 的数据隔离加密系 统， 其特征在于： 数据 处理采用流模式传输， DBram逻辑上划分为多个区来进行 数据并行缓冲。 7.根据权利要求6所述的基于FSMC和AXI总线 的数据隔离加密系 统， 其特征在于： 设置 两个分区为数据缓冲区， 通过电平信号标识两个 分区， FSMC传输时检测数据忙标识判断数 据可缓存到空闲分区进行数据缓冲， SMX模块处理数据的时候， 根据各个 分区的数据FS MC端 数据完成标识来处 理数据， 保证FSM C和SMX在数据处 理上是并行处 理。 8.根据权利要求6所述的基于FSMC和AXI总线 的数据隔离加密系 统， 其特征在于： 在移 植过程中， 根据FSM C和SMX的模块速率， 动态调整分区大小和每 个分区的缓存容 量。权　利　要　求　书 1/1 页 2 CN 114329543 A 2一种基于FSMC和AXI总线的数据隔 离加密系统 技术领域 [0001]本发明涉及存 储领域， 具体是一种基于FSM C和AXI总线的数据隔离加密系统。 背景技术 [0002]随着对隐私保护、 数据安全的要求在日常生活和工作 中重视程度逐渐提高， 针对 数据安全 管理和信息保密的要求在 政府办公、 国 防军工， 核心 安全领域愈发重要， 加之等保 2.0规范的具体实施落地， 数据的安全性和保密性要求也得到越来越多的重视。 在SOC领域 中， 目前AXI总线 得到大规模应用， 而片间通信目前FS MC总线方式在吞吐量、 性价比、 通用移 植性上有较高优势。 基于AXI总线和FS MC总线的优势， 可以将它们应用在数据安全 管理和信 息保密方面， 从而实现高安全、 高性能、 可移植的数据隔离加密方法。 发明内容 [0003]本发明要解决的技术问题是提供一种基于FSMC和AXI总线的数据隔离加密系统， 整个系统数据流基于AXI总线和FSMC总线， 两种总线均为高速并行总线， 保证数据明文密文 物理隔离可保证大批量数据传输中较高吞吐量并且难以监听， 从而实现高安全、 高性能、 可 移植的数据隔离加密方法。 [0004]为了解决所述技术问题， 本 发明采用的技术方案是： 一种基于FSMC和A XI总线的数 据隔离加密系统， 包括STM32、 转换模块、 DB ram模块、 B ram Controller模块、 SM X模块和ZYNQ   CPU模块， STM32通过FSMC接口与转换模块相连， 转换模块与DBram模块相连， 转换模块将 STM32发送的数据转换成Bram时序并存入DBram模块， DBram模块的另一端与Bram   Controller模块， Bram  Controller模块用于控制访问时序， Bram  Controller模 块通过AXI 总线连接至SMX模块的AXIM接口， SMX模块的AXIS接口通过AXI总线连接至ZYNQ CPU模块， SMX模块对数据进行加密并将加密后的数据传输 至ZYNQ CPU模块。 [0005]进一步的， SMX模块具有寄存器配置接口， 寄存器配置接口通过Bram  Controller 模块连接ZYNQ  CPU模块相连， 该B ram Controller模块将SM X的配置寄存器模拟为B ram来进 行配置， Bram  Controller作为AXI  Slave设备 连接到AXI总线上由ZYN Q CPU控制。 [0006]进一步的， 将FSM C与DBram的数据总线在Layout阶段布局到中间层。 [0007]进一步的， 设有 多个控制信号 来标识数据状态， 采用电平信号控制数据通讯过程。 [0008]进一步的， 控制信号包括加密标识、 解密标识、 数据完成标识、 数据 忙标识， 数据传 输由FSMC端发起， ZYNQ  CPU被动接受数据， FSMC端配置数据通讯模式和状态， ZYNQ  CPU根据 FSMC端控制信号的状态来对SMX模块寄存器进行设置 。 [0009]进一步的， 数据处理采用流模式传输， DBram逻辑上划分为多个区来进行数据并行 缓冲。 [0010]进一步的， 设置两个分区为数据缓冲区， 通过电平信号标识两个分区，  FSMC传输 时检测数据忙标识判断数据可缓存到空闲分区进 行数据缓冲， S MX模块处理数据的时候， 根 据各个分区的数据FSMC端数据完成标识来处理数据， 保证FSMC和SMX在数据处理上是并行说　明　书 1/4 页 3 CN 114329543 A 3